verilog模块的结构、数据类型、变量和基本运算符.ppt

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module模块名(端口信息);
输入/输出说明
内部信号声明
逻辑功能描述
endmodule
精选课件
Verilog模块由两部分组成:端口信息和内部功能。
a
b
c
d
e
moduleblock1(a,b,c,d,e);
inputa,b,c;
outputd,e;
assignd=a|(b&~c);
assigne=(b&~c);
endmodule

精选课件
Verilog模块的结构由在module和endmodule
关键词之间的四个主要部分组成:
-端口信息:moduleblock1(a,b,c,d);
-输入/输出说明:inputa,b,c;
outputd;
-内部信号:wirex;
-功能定义:assignd=a|x;
assignx=(b&~c);
endmodule
VerilogHDL模块的结构
精选课件
请在下面的空格中填入适当的符号
使其成为右图的Verilog模块:
moduleblock1(a,b,—,—,—);
input—,—,—;
——d,—;
assignd=a|(b&~c);
assigne=(b&~c);
_______
编写VerilogHDL模块的练****br/>a
b
c
d
e
精选课件
请在下面的空格中填入适当的符号
使其成为右图的Verilog模块:
moduleblock1(a,b,c,d,e);
inputa,b,c;
outputd,e;
assignd=a|(b&~c);
assigne=(b&~c);
endmodule
编写VerilogHDL模块的练****br/>a
b
c
d
e
精选课件
moduleblock(a,b,c);
outputc;
inputa,b;
……;
endmodule
moduleblock3(a,b,c);
output[2:0]c;
input[2:0]a,b;
……;
blockb0(.b(b[0]),.a(a[0]),.c(c[0]));
blockb1(a[1],b[1],c[1]);
endmodule
模块的端口定义与调用
端口实现模块互连,要保证连接正确。
本模块信号
另一模块信号
精选课件
在Verilog模块中有三种方法可以生成逻辑电路:
-用assign语句(连续赋值语句):
assigncs=(a0&~a1&~a2);
-用元件的实例调用:
and2and_inst(q,a,b);
-用always块(过程块):
always@(posedgeclkorposedgeclr)
beginif(clr)q<=0;elseif(en)q<=d;
end
VerilogHDL模块中的逻辑表示
a
b
c
d
e
精选课件
如在模块中逻辑功能由下面三个语句块组成:
assigncs=(a0&~a1&~a2);//-----1
and2and_inst(qout,a,b);//-----2
always@(posedgeclkorposedgeclr)//-----3
beginif(clr)q<=0;elseif(en)q<=d;
end
三条语句是并行的,它们产生独立的逻辑电路;
而在always块中:begin与end之间是顺序执行的。
并行和顺序逻辑关系的表示
精选课件
Verilog模块中的信号
只有两种主要的信号类型:
-寄存器类型:reg
在always块中被赋值的信号,往往代表
触发器,但不一定是触发器。
-连线类型:wire
用assign关键词指定的组合逻辑的信号
或连线
精选课件
Verilog模块中的信号要点
需要注意的是:
-寄存器(reg)类型不一定是触发器。
-它只是在always块中赋值的信号。
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