verilog模块的结构、数据类型、变量和基本运算符.ppt

第三章第三章模块的模块的结构、数据类型、结构、数据类型、变量和基本运算符变量和基本运算符 模块的模块的结构结构 module 模块名( 端口信息); 输入/输出说明内部信号声明逻辑功能描述 endmodule module 模块名( 端口信息端口信息); 输入输入/ /输出说明输出说明内部信号声明内部信号声明逻辑功能描述逻辑功能描述 endmodule endmodule Verilog 模块由两部分组成:端口信息和内部功能。 abc de module block1(a, b, c, d, e); input a, b, c; output d, e; assign d = a | ( b & ~c) ; assign e = ( b & ~c ); endmodule module block1(a, b, c, d, e); input a, b, c; output d, e; assign d = a | ( b & ~c) ; assign e = ( b & ~c ); endmodule 模块的模块的结构结构? Verilog 模块的结构由在 module 和 endmodule 关键词之间的四个主要部分组成: - 端口信息: module block1(a, b, c, d ); - 输入/输出说明: input a, b, c ; output d ; - 内部信号: wire x; - 功能定义: assign d = a | x ; assign x = ( b & ~c ); endmodule ?? Verilog Verilog 模块的结构由在模块的结构由在 module module 和和 endmodule endmodule 关键词之间的四个主要部分组成: 关键词之间的四个主要部分组成: - - 端口信息: 端口信息: module block1(a, b, c, d ); module block1(a, b, c, d ); - - 输入输入/ /输出说明输出说明: : input a, b, c ; input a, b, c ; output d ; output d ; - - 内部信号: 内部信号: wire x; wire x; - - 功能定义: 功能定义: assign d = a | x ; assign d = a | x ; assign x = ( b & ~c ); assign x = ( b & ~c ); endmodule endmodule Verilog HDL Verilog HDL 模块的结构模块的结构?请在下面的空格中填入适当的符号使其成为右图的 Verilog 模块: module block1(a, b, —, —, — ); input —, —, —;—— d, — ; assign d = a | ( b & ~c) ; assign e = ( b & ~c );