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天线效应解决方案
篇一:天线效应及解决方法
干蚀刻(etch)需要使用很强的电场驱动离子原浆,在蚀刻gate poly和氧化层边的时候,电荷可能积累在gate poly上,并产生电压足以使电流穿过gate的氧化层,虽然这种状况通常不会破坏gate氧化层,但会降低其绝缘程度。这种降低程度于gate氧化层面积内通过的电荷数成正比。每一poly区积累的正电荷与它的面积成正比, 如果一块很小的gate氧化层连接到一块很大的poly图形时,就可能造成超出比例的破坏,因为大块的poly区就像一个天线一样收集电荷,所以这种效应称为天线效应,天线效应也会发生在source/drain的离子植入时。天线效应与poly和gate氧化层的面积之比成正比(对于 pmos和nmos,要分开计算gate氧化层的面积,因为它们的击穿电压不同)。当这个比值达到数百倍时,就可能破坏氧化层。大多数的layout中都可能有少数这样大比值的poly图形。
下图为一个可能产生天线效应的例子:mos M1的gate由 poly连接至M2,当M1和M2距离够长造成poly和M1 gate氧化层面积之比太大,从而可能破坏M1的gate氧化层。
消除天线效应的方法主要是设法降低接到gate的
poly面积。见右图,在poly接至gate增加一个metal 跳线,即减小了接至gate的poly与gate氧化层的面积之比,起到消除天线效应的作用。
天线效应产生的静电破坏也会发生在metal蚀刻时。如果metal接到diffusion时,极少会产生静电破坏,因为diffsion可以卸掉静电,所以top metal 一般不用考虑天线效应的问题(基本上每条top
metal都会接到diffusion上)。对于下层metal则不然,没有接到diffusion的下层metal当其接至gate 时,如面积过大,就极易产生天线效应。解决方
法:在下层metal上加一个top metal的跳线,如无法加top metal跳线,可以连接一个最小size的
Nmoat/P-epi或Pmoat/nwell的二极管,原则上这个二极管不可以影响线路的正常工作
篇二:PCB 中集成电路的天线效应
PCB 中集成电路的天线效应
如摩尔定律所述,数十年来,集成电路的密度和性能迅猛增长。众所周知,这种高速增长的趋势总有一天会结束,人们只是不知道当这一刻来临时,集成电路的密度和性能到底能达到何种程度。随着技术的发展,集成电路密度不断增加,而栅氧化层宽度不断减少,超大规模集成电路中常见的多种效应变得原来越重要并难以控制。天线效应便是其中之一。在过去的二十年中,半导体技术得以迅速发展,催生出更小规格、更高封装密度、更高速电路、更低功耗的产品。本文将讨论天线效应以及减少天线效应的解决方案。
天线效应
天线效应或等离子导致栅氧损伤是指:在MOS集成电路生产过程中,一种可潜在影响产品产量和可靠性的效应。
目前,平版印刷工艺采用“等离子刻蚀”法(或“干法刻蚀”)制造集成电路。等离子是一种用于刻蚀的离子化/活性气体。它可进行超级模式控制(更锋利边缘/更少咬边),并实现多种在传统刻蚀中无法实现的化学反应。但凡事都有两面性,它还带来一些副作用,其中之一就是充电损伤。
等离子充电损伤是指在等离