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Verilog流水灯实验学习报告计划.docx


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页眉内容
流水灯实验报告
实验二流水灯
一、 实验目的
学会编写一个简单的流水灯程序并掌握分频的方法。熟悉 Modelsim仿真软件的使用。
二、 实验要求
用Quartus编写察波形,将计数器值分别改为
24、49跳转。波形如图
4所示。
图4流水灯仿真结果
七、
实验参考程序
(一)时钟分频
1、程序文件
modulediv_clk(
//模块名与文件名一致。定义端口列表,
input
wire
clk,
//输入线型
input
wire
rst_n,
output
reg
clk_4
//输出定义为寄存器型
);
reg[3:0]cnt;
//中括号定义位宽,定义中间变量cnt
always@(posedgeclk)
if(rst_n==0)
cnt
<=
0;
//复位为0,计数器也为0
elseif(cnt==3)
//当计数器=3时清零(可用elseif)
cnt
<=
0;
else
cnt
<=
cnt+1;
//计数器自加1
always@(posedgeclk)
if(rst_n==0)
clk_4
<=
0;
//
elseif(cnt==1)
clk_4
<=
1;
//当计数器为1时,时钟跳变为1
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elseif(cnt==3)
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clk_4

<=

0;

//当计数器为

3时,时钟跳变为

0
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endmodule
2、测试文件
`timescale 1ns/1ns
moduletb_div_clk();
reg clk;
reg rst_n;
wire clk_4;
initial
begin
clk = 0;
rst_n = 0;
#100
rst_n = 1;
end
always#5 clk=~clk;
div_clkdiv_clk_inst(
.clk(clk),
.rst_n(rst_n),
.clk_4(clk_4)
);
endmodule
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(二)流水灯
1、程序文件
moduleLSD(
input wire clk,
input wire rst_n,
output reg[3:0]led
);
reg[25:0] cnt;
reg clk_4;
always@(posedgeclk)
if(rst_n==0)
cnt <= 0;
elseif(cnt==49_999_999)
cnt <= 0;

//模块名与文件名一致。定义端口列表,
//输入线型
//中括号定义位宽,定义中间变量 cnt
//复位为0,计数器也为 0
//当计数器=49999999

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