Antennaeffect-天线效应.doc

Antennaeffect-天线效应.doc版图设计中的天线效应！ 最近做版图设计中， 经常要考虑到天线效应， 常用插入二极管的方法来消除天线效应， 下面 给出天线效应的解释： 打个简单的比方，在宏观世界里，广播、电视的信号，都是靠天线收集的， 在我们芯片里，一条条长的金属线或者多晶硅 (polysilicon) 等导体，就象是 一根根天线，当有游离的电荷时，这些 “天线 ”便会将它们收集起来，天线 越长，收集的电荷也就越多，当电荷足够多时，就会放电。
那么，哪里来的这么多的游离电荷呢？ IC 现代制程中经常使用的一种方法 是离子刻蚀( plasma etching )，这种方法就是将物质高度电离并保持一定的 能量，然后将这种物质刻蚀在 wafer 上，从而形成某一层。理论上，打入 wafer 的离子总的对外电性应该是呈现中性的，也就是说正离子和负离子是 成对出现，但在实际中，打入 wafer 的离子并不成对，这样，就产生了游离 电荷。另外，离子注入( ion implanting )也可能导致电荷的聚集。可见，这 种由工艺带来的影响我们是无法彻底消除的，但是，这种影响却是可以尽量 减小的。
这些电要放到哪里去呢？我们知道，在 CMOS 工艺中， P 型衬底是要接地 的，如果这些收集了电荷的导体和衬底间有电气通路的话，那么这些电荷就 会跑到衬底上去，将不会造成什么影响；如果这条通路不存在，这些电荷还 是要放掉的，那么，在哪放电就会对哪里造成不可挽回的后果，一般来讲， 最容易遭到伤害的地方就是 gate oxide 。
通常，我们用 “ antenna ratio 来”衡量一颗芯片能发生 “ antenna effect 的”几 率。 “antenna ratio 的”定义是：构成所谓 “天线”的导体(一般是 metal ) 的面积与所相连的 gate oxide 的面积的比率。这个比率越大，就越容易发生 antenna effect 。这个值的界定与工艺和生产线有关，经验值是 300 ：1 。我们
可以通过 DRC 来保证这个值。随着工艺技术的发展， gate 的尺寸越来越 小， metal 的层数越来越多，发生 antenna effect 的可能性就越大，所以，在 以上工艺，我们一般不大会考虑 antenna effect ，而在 以下工艺，我们就不得不考虑这个问题了。
干蚀刻(etch)需要使用很强的电场驱动离子原浆，在蚀刻 gate poly和氧化层边的时候，
电荷可能积累在 gate poly上，并产生电压足以使电流穿过 gate的氧化层，虽然这种状况通
常不会破坏gate氧化层，但会降低其绝缘程度。这种降低程度于 gate氧化层面积内通过的
电荷数成正比。每一 poly 区积累的正电荷与它的面积成正比，
如果一块很小的 gate 氧化层连接到一块很大的 poly 图形时，就可能造成超出比例的破坏， 因为大块的 poly 区就像一个天线一样收集电荷，所以这种效应称为天线效应，天线效应也 会发生在 source/drain 的离子植入时。
天线效应与poly和gate氧化层的面积之比成正比 (对于pmos和nmos,要分开计算gate氧化
层的面积，因为它们的击穿电压不同)。当这个比值达到数百倍时，就可能破坏氧化层。大