实验一用原理图输入法设计四位全加器.docx

实验一用原理图输入法设计四位全加器.docx实验一用原理图输入法设计四位全加器
一实验目的
1 •熟悉Quartos II的使用，掌握原理图输入的设计方法，以及层次化的设计方法。
学会利用Quartus 11的原理图输入方法设计4位全加器。并通过实验了解利用EDA软 件进行原理图输入方式的电子线路设计的详细流程。
二实验内容
1：完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上 的硬件测试，并将此全加器电路设计成一个硬件符号入库。
建立一个更高层次的原理图设计，利用以上获得的1位全加器构成4位全加器，并完 成编译、综合、适配及仿真测试。
三实验仪器
运行WindowsXP操作系统的计算机一台；
Quartus II Web Edition Jf'发软件。
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实验原理
由真值表可得:
一位半加器真值表如下:
表1一位半加器真值表
a
b
So
Co
0
0
0
0
0
1
1
0
1
0
1
0
1
1
0
1
So二a ㊉ b
Co=a • bo
一个4位全加器可以由4个一位全加器构成，加法器间的进位可以串行方式实现，即将低 位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。
电路中1位全加器则可以用两个半加器及一个或门连接而成，因此，首先需要完成半加器 的设计。半加器可由组合逻辑门来实现，将一个或门、一个与门、一个非门进行组合就可以得 到半加器电路。
五实验步』
Quartus II原理图输入法设计步骤如下:
1、 新建工程；
2、 编辑原理图；
3、 编译设计图形文件；
4、 生成元件符号；
5、 功能仿真设计文件；
建立波形文件；
输入信号节点；
设置波形参量；
设定仿真时间宽度；
加入输入信号；
波形文件存盘；
进行仿真。
(-)一位半加器的设计
半加器原理图如下所示:

半加器仿真波形如下图所示:
15075 ns
B Master Tme Bar
225 23 re Inletval
Slait

一位全加器设计
一位全加器原理图如下所示:
jOR2
…位全加器原理图
•位全加器仿真波形如下图所示:
Name
Value at
ns
叭
ain
AO
bin
AO
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AO
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AO
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AO
ns
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“ 15•汕 us ns us
…位全加器仿真波形图
（三）4位全加器设计
4位全加器设计电路图如下:

四位全加器RTL原理图如下:

六实验结果及分析
1・实验仿真结果
四位全加器波形图如下所示:
A
36
1^0
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电
11
卩2
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D3
)P$ 240" 400 "$ 叫皿 560”$ 叫0 ns 加小 800 ” 880 小叫0 “
5 075 ns


由仿真结果可得，-7. 5ns不等的时间延迟，它主要与器件速度、表达 逻辑的合理性有关，选用速度更高器件、优化设计可以使该值降低。
观察 实验仿 真波形 可得，A3A2A1A0+ B3B2B1BO+CO= D3D2D1D0 o 当 和 A3A2A1A0+ B3B2B1BO=1111且CO二1时，D3D2D1DO>15,