2021年河西学院数据科学与大数据技术专业《计算机组成原理》科目期末试卷B(有答案).pdf

该【2021年河西学院数据科学与大数据技术专业《计算机组成原理》科目期末试卷B(有答案) 】是由【青山代下】上传分享，beplayapp体育下载一共【18】页，该beplayapp体育下载可以免费在线阅读，需要了解更多关于【2021年河西学院数据科学与大数据技术专业《计算机组成原理》科目期末试卷B(有答案) 】的内容，可以使用beplayapp体育下载的站内搜索功能，选择自己适合的beplayapp体育下载，以下文字是截取该文章内的部分文字，如需要获得完整电子版，请下载此beplayapp体育下载到您的设备，方便您编辑和打印。:..2021年河西学院数据科学与大数据技术专业《计算机组成原理》科目期末试卷B(有答案)一、选择题1、某计算机主存按字节编址,由4个64M×8位的DRAM芯片采用交叉编址方式构成,并与宽度为32位的存储器总线相连,主存每次最多读写32位数据。若double型变量x的主存地址为80400lAH,则读取x需要的存储周期数是()。、下述说法中正确的是()。,且断电后仍能保持记忆Ⅱ.动态RAM是易失性RAM,而静态RAM中的存储信息是不易失的Ⅲ.半导体RAM是易失性RAM,但只要电源不断电,、ⅢⅢC.Ⅱ、、float类型(即IEEE754标准中的单精度浮点数格式)能表示的最大整数是()。----21044、下列关于各种移位的说法中正确的是()。,当机器数为负时,左移时最高数位丢0,结果出错;右移时最低数位丢0,影响精度Ⅱ在算术移位的情况下,补码左移的前提条件是其原最高有效位与原符号位要相同Ⅲ.在算术移位的情况下,双符号位的移位操作中只有低符号位需要参加移位操作()A.Ⅲ、ⅡⅡⅢ:..5、并行加法器中,每位全和的形成除与本位相加两数数值位有关外,还与()、总线宽度与下列()有关。、在集中式总线控制中,响应时间最快的是()。、指令寄存器的位数取决()。、计算机硬件能够直接执行的是()。Ⅱ.汇编语言程序Ⅲ.、Ⅱ、Ⅲ、Ⅱ、Ⅲ10、单周期处理器中所有指令的指令周期为一个时钟周期。下列关于单周期处理器的叙述中,错误的是()。:..、下面是段MIPS指令序列:add$a3,$s1,$s0#R[$t3]←R[$s1]+R($s0]add$t2,$s0,$s3#R[$t2]←R[$s0]+R[$s3]Lw$t1,0($t2)#R[$t1]←M[R[$t2]+0]add$t1,$t1,$t2#R[$t1]←R[$t1]+R[$t2]以上:指令序列中,指令之间发生数据相关?(),,,2和3,2和4,,2和3,2和4,3和412、某机器采用16位单字长指令,采用定长操作码,地址码为5位,现已定义60条地址指令,那么单地址指令最多有()条。、下列寻址方式中,最适合按下标顺序访问一维数组的是()。、流水线中有3类数据相关冲突:写后读相关、读后写相关、写后写相关。那么下列3组指令中存在读后写相关的是()。,SUBR,R,R;(R)-(R)→R1123231I,ADDR,R,R;(R)+(R)→R2451514:..,STAM,R;(R)→M,M为主存单元122I,ADDR,R,R;(R)+(R)→,MULR,R,R;(R)×(R)→R1321233I,SUBR,R,R;(R)-(R)→、下列关于多重中断系统的叙述中,错误的是()、填空题16、软磁盘和硬磁盘的_______记录方式基本相同,但在_______和_______上存在较大差别。17、指令寻址的基本方式有两种,______方式和______方式。18、直接内存访问(DM)方式中,DM控制器从CPU完全接管对_______的控制,数据交换不经过CPU,而直接在内存和_______之间进行。19、中断处理过程可以嵌套进行,_________的设备可以中断_________的中断服务程序。20、2000年,超级计算机最高浮点运算速度达到每秒_______次,我国的_______号计算机的运算速度达到3840亿次,使我国成为_______之后第三个拥有高速计算机的国家。21、并行I/O接口______和串行I/O接口______是目前两个最具有权威性的标准接口技术。22、堆栈是一种特殊的_______寻址方式,它采用_______原理。按构造不同,分为寄存器堆栈和_______堆栈。:..23、计算机软件一般分为两大类:一类叫________,另一类叫________操作系统属于________类。24、总线仲裁部件通过采用________策略或________策略,选择其中一个主设备作为总线的下次,接管总线控制权。25、多媒体CPU是带有________技术的处理器。它是一种________技术,特别适合于图像数据处理。三、名词解释题26、原码:27、LCD:28、按写分配::..29、微程序:四、简答题30、什么是中断允许触发器?他有何作用?31、基本的DMA控制器的主要部件有哪些?:..32、能不能说CPU的主频越快,计算机的运行速度就越快?为什么?33、什么叫寻址方式?为什么要学****寻址方式?五、计算题34、设有一个1MB容量的存储器,字长为32位,问:1)若按字节编址,地址寄存器、数据寄存器各为几位?编址范围为多大?2)若按半字编址,地址寄存器、数据寄存器各为几位?编址范围为多大?3)若按字编址,地址寄存器、数据寄存器各为儿位?编址范围为多大?:..35、一台8位微机的地址总线为l6条,其RAM存储器容量为32KB,首地址为4000H,且地址是连续的,可用的最高地址是多少?36、现有64K×2位的存储器芯片,欲设计具有同样存储容量的存储器,应如何安排地址线和数据线引脚的数目,使两者之和最小,并说明有几种解法。:..六、综合题37、设浮点数字长32位,其中阶码部分8位(含l位阶符),尾数部分24位(含1位数符),当阶码的基值分别是2和16时:1)说明基值2和16在浮点数中如何表示。2)当阶码和尾数均用补码表示,且尾数采用规格化形式时,给出这两种情况下所能表示的最大正数真值和非零最小正数真值。3)在哪种基值情况下,数的表示范围大?4)两种基值情况下,对阶和规格化操作有何不同?38、现有4级流水线,分别完成取指、指令译码并取数、运算、回写4步操作,假设完成各部操作的时间依次为100ns,100ns,80ns,50ns。试问:1)流水线的操作周期应设计为多少?2)试给出相邻两条指令发生数据相关的例子(假设在硬件上不采取措施),试分析第2条指令要推迟多少时间进行才不会出错?3)如果在硬件设计上加以改进,至少需要推迟多少时间?:..5级中断,中断响应优先级为1>2>3>4>5,而中断处理优先级为1>4>5>2>3,要求:1)设计各级中断服务程序的中断屏蔽位(假设1为屏蔽,0为开放)。2)若在运行用户程序时,同时出现第2、4级中断请求,而在处理第2级中断过程中,又同时出现1、3、5级中断请求,试画出此时CPU运行过程示意图。:..一、选择题、C2、D3、D4、D5、D6、B7、C8、B9、A10、A11、D12、A13、D14、B15、B,二、填空题16、存储原理结构性能17、字向位向:..I/O设备(或输入输出设备)19、优先级高优先级低20、1万亿神威美国、日本21、SCSIIEEE139422、数据先进后出存储器23、系统软件应用软件系统软件24、优先级公平主方25、MMX多媒体扩展结构三、名词解释题26、原码:带符号数据表示方法之一,一个符号位表示数据的正负,0代表正号,2代表负号,其余的代表数据的绝对值。27、LCD:液晶显示器。28、按写分配:cache不命中时的一种更新策略,写操作时把对应的数据块从主存调入cache。29、微程序:存储在控制存储中的完成指令功能的程序,由微指令组成。四、简答题30、答:中断允许触发器是CPU中断系统中的一个部件,他起着开关中断的作用(即中断总开关,则中断屏蔽触发器可视为中断的分开关)。:..先级编码逻辑;地址、数据缓冲器组等部分。32、答:不能说机器的主频越快,机器的速度就越快。因为机器的速度不仅与主频有关,还与数据通路结构,时序分配方案、ALU运算能力、指令功能强弱等多种因素有关,要看综合效果。33、答:寻址方式是指确定本条指令的数据地址以及下一条将要执行的指令地址的方法,它与硬件结构紧密相关,而且直接影响指令格式和指令功能。寻址方式分为指令寻址和数据寻址五、计算题34、解析:字长为32位,若按半字编址,则每个存储单元存放16位;若按字编址,则每个存储单元存放32位。1)若按字节编址,1MB=220×8bit,地址寄存器为20位,数据寄存器为8位,编址范围为00000H~FFFFFH。2)若按半字编址,1MB=20×8bit=219×16bit,地址寄存器为19位,数据寄存器为16位,编址范围为00000H~7FFFFH。3)若按字编址,1MB=20×8bit=218×32bit,地址寄存器为18位,数据寄存器为32位,编址范围为00000H~3FFFFH。归纳总结:主存容量确定后,编址单位越大,对应的存储单元数量就越少。因此,随着编址单位的变大,地址寄存器的位数减少,数据寄存器的位数增加。其实这个可以这么来理解,医院需要放置1000个床位,每个房间放的床位多了,需要的房间自然就少了。35、解析:32KB存储空间共占用15条地址线,若32KB的存储地址起始单元为0000H,其范围应为0000H~7FFFH,但现在的首地址为4000H,即首地址后移了,因此最高地址也应该相应后移,故最高地址=4000H+7FFFH=BFFFH。归纳总结:32KB的存储空间是连续的,由于首地址发生变化,因此术地址也会跟着发生变化。:..x和y。只需要满足2x×y=64K×2,有如下方案:当y=l时,x=17:当y=2时,x=16;当y=4时,x=15;当y=8时,x=14。(可不用讨论y等于3、5、6这些情况,不然x就没法计算了)后面的就不用计算了,肯定比前面的引脚数目多。从以上分析可以看出,当数据线为1或2时,地址线和数据线引脚的数目之和为18,达到最小,并且有两种解答。六、综合题37、解析:1)基值2和16在浮点数中是隐含表示的,并不出现在浮点数中。2)最大正数,也就是,尾数最大且规格化,阶码最大的数;最小正数,也就是,尾数最小且规格化(t为基值时,尾数的最高logt位不全为0的数为规格化数),2阶码最小的数。当阶码的基值是2时,最大正数::0,11…1,真值是(1-2-23)×2127;最小正数:1,0000000:0,10…0,真值是2-129。当阶码的基值是16时,最大正数:;0,11…1,真值是(1-2-23)×16127:最小正数:1,0000000:0,,真值是16-1293)在浮点数表示中,基值越大,表示的浮点数范围就越大,所以基值为16的浮点数表示范围大。:..2的浮点数尾数右移一位,阶码加1:而基值为16的浮点数尾数右移4位,阶码加1。格式化时,若基值为2的浮点数尾数最高有效位出现0,则需要尾数向末移动一位,阶码减1:而基值为16的浮点数尾数最高4位有效位全为0时,才需要尾数向左移动,每移动4位,阶码减1。38、解析:1)流水线操作的时钟周期T应按4步操作中所需时问最长的一个步骤来考虑,所以T=)两条指令发生数据相关冲突的例子如下:ADDR1,R2,R3(R2)+(R3)→R1(将寄存器R2和R3的内容相加存储到寄存器RI)SUBR4,R1,R5(R1)-(R5)→R4(将寄存器R1的内容减去寄存器R5的内容,并将相减的结果存储到寄存器R4)分析如下:首先这两条指令发生写后读(RAW)相关。两条指令在流水线中的执行情况见表。ADD指令在时钟4时将结果写入寄存器堆(R1),但SUB指令在时钟3时读寄存器堆(R1)。本来ADD指令应先写入R1,SUB指令后读R1,,因而发生数据冲突。如果硬件上不采取措施,则第2条指令SUB至少应该推迟两个时钟周期(2100ns),即SUB指令中的指令译码并取数周期应该在ADD指令的写回周期之后才能保证不会出错,见表。:..3)如果硬件上加以改进,则只延迟一个时钟周期即可(100ns)。因为在ADD指令中,运算周期就已经将结果得到了,可以通过数据旁路技术在运算结果得到的时候将结果快速地送入寄存器RI,而不需要等到写回周期完成,见表。39、解析:1)中断屏蔽是用来改变中断处理优先级的,因此这里应该是使中断屏蔽位实现中断处理优先级为1>4>5>2>3。也就是说,1级中断的处理优先级最高,说明1级中断对其他所有中断都屏蔽,其屏蔽字为全1:3级中断的处理优先级最低,所以除了3级中断本身之外,对其他中断全都开放,其屏蔽字为00100。以此类推,得到所有各级中断的中断服务程序中设置的中断屏蔽字见下表。2)CPU运行程序的执行过程如下图所示。:..具体过程说明如下:在运行用户程序时,同时出现2、4级中断请求,因为用户程序对所有中断都开放,所以,在中断响应优先级排队电路中,有2、4两级中断进行排队判优,根据中断响应优先级2>4,因此先响应2级中断。在CPU执行2级中断服务程序过程中,首先保护现场、保护旧屏蔽字、设置新的屏蔽字01100,然后,在具体中断处理前先开中断。一旦开中断,则马上响应4级中断,因为2级中断屏蔽字中对4级中断的屏蔽位是0,即对4级中断是开放的。在执行4级中断结束后,回到2级中断服务程序执行:在具体处理2级中断过程中,同时发生了1、3、5级中断请求,因为2级中断对1、5级中断开放,对3级中断屏蔽,所以只有1和5两级中断进行排队判优,根据中断响应优先级1>5,所以先响应1级中断。因为1级中断处理优先,级最高,所以在其处理过程中不会响应任何新的中断请求,直到1级中断处理结束,然后返回2级中断:因为2级中断对5级中断开放,所以在2级中:..断服务程序中执行一条指令后,义转去执行5级中断服务程序,执行完后回到2级中断,在2级中断服务程序执行过程中,虽然3级中断有请求,但是,因为2级中断对3级中断不开放,所以,3级中断一直得不到相应。直到2级中断处理完回到用户程序,才能响应并处理3级中断。