EDA技术智慧树知到课后章节答案2023年下湖南工业大学.pdf

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赋值过程立即发生答案:具有局部特征;:=赋值源;其中冒号加等号(:=)作为一个整体,称之为信号赋值符号。A:错B:对答案:<=赋值源;其中指向左边的双箭头(<=)作为一个整体,称之为变量赋值符号。A:错B:对答案:()A:进程语句B:LOOP循环语句C:CASE选择语句D:变量赋值语句答案:进程语句:..()A:IF条件语句B:WAIT语句C:LOOP循环语句D:CASE选择语句答案:IF条件语句;LOOP循环语句;,它根据语句中所设置的一种或多种条件,有选择地执行指定的顺序语句。A:错B:对答案:“=>”不是操作符,它相当于“THEN”的作用。A:错B:对答案:()语句控制。A:WAITB:EXITC:CASED:NEXT答案:EXIT;,只有WAITUNTIL格式的等待语句可以被综合器接受。A:对B:错答案:对:..()A:WAIT语句B:WAITON信号表C:WAITUNTIL条件表达式答案:()A:WAITON信号表B:WAITUNTIL条件表达式C:WAIT语句答案:()A:信号、变量、常量B:类型、子类型C:实体、结构体、配置、程序包D:过程、函数答案:信号、变量、常量;类型、子类型;实体、结构体、配置、程序包;过程、()A:报告(REPORT)语句B:进程语句C:断言(ASSERT)语句D:决断(RESOLUTION)函数语句答案:报告(REPORT)语句;断言(ASSERT)语句;决断(RESOLUTION)():..A:条件信号赋值语句B:进程语句C:并行信号赋值语句D:LOOP循环语句答案:条件信号赋值语句;进程语句;,对进程中的所有可读入信号都是敏感的,而在VHDL行为仿真中并非如此,除非将所有的读入信号列为敏感信号。A:对B:错答案:,也允许存在条件涵盖不全情况。A:对B:错答案:,但其功能却与进程中的CASE语句的功能相似。A:错B:对答案:“U1:ND2PORTMAP(S1,S2,C=>Z1);”中的端口映射关联方式为()A:结构关联B:混合关联C:位置关联D:名字关联答案:混合关联:..()A:>=B:=C:==D:=>答案:=>()A:位置关联B:名字关联C:结构关联D:混合关联答案:位置关联;名字关联;,可以用FOR_GENERATE语句来描述电路内部的规则部分,而根据电路两端的不规则部分形成的条件用IF_GENERATE语句来描述。A:错B:对答案:()A:可以在结构体或程序包中的任何位置对子程序进行调用B:从硬件角度讲,一个子程序的调用类似于一个元件模块的例化C:在进程中不允许对子程序进行调用D:在进程中允许对子程序进行调用答案:可以在结构体或程序包中的任何位置对子程序进行调用;从硬件角度讲,一个子程序的调用类似于一个元件模块的例化;在进程中允许对子程序进行调用:..()组成。A:数据类型B:参数表C:函数名D:函数体答案:数据类型;参数表;,可在过程定义参量表可以定义的数据流向模式有()A:OUTPUTB:INPUTC:IND:OUTE:INOUT答案:IN;OUT;、数据类型说明、元件定义、子程序说明等四种内容。A:错B:对答案:,因此程序包首可以独立定义和使用。A:错B:对答案:,分别是():..A:结构描述B:数据流描述C:门电路描述D:行为描述答案:结构描述;数据流描述;,而没有直接指明或涉及实现这些行为的硬件结构的描述方式称为()A:结构描述B:行为描述C:RTL描述答案:()A:指令译码B:显示驱动译码C:控制译码D:地址译码答案:指令译码;显示驱动译码;控制译码;地址译码45.:..A:错B:对答案::对B:错答案:()A:低阻态B:高电平C:低电平D:高阻态答案:高电平;低电平;(锁存器),都是具有存储功能的电路,其VHDL程序设计的基本方法是相同的。A:错B:对答案:对:..,其基本功能包括计数控制和进位控制。其中计数控制又分为正常计数和边界处理,正常计数是进行加1操作或加N操作;边界处理则进行清零。A:对B:错答案:,就是将一个给定的频率较高的数字输入信号,经过适当的处理后,产生一个或数个频率较低的数字输出信号。A:对B:错答案:()A:FIFO,本质上是一个读写存储器,但它的存储规律是先进先出B:FIFO,本质上是一个读写存储器,但它的存储规律是先进后出C:FIFO,本质上是一个读写存储器,但它的存储规律是后进先出答案:FIFO,本质上是一个读写存储器,,它包括数据的写操作、数据的写地址修改、数据写满控制,数据的读操作、数据的读地址修改、数据读空控制,因此可用6个进程来描述对应的操作。A:错B:对答案:对:..,但由于敏感信号的设置不同以及电路的延迟,在时序上,进程间的动作是没有先后顺序的。A:对B:错答案:,但由于敏感信号的设置不同以及电路的延迟,在时序上,进程间的动作是有先后顺序的。A:对B:错答案::并行进位和串行进位。其中并行进位方式设有进位产生逻辑,运算速度较快;串行进位方式是将全加器级联构成多位加法器,运行速度较慢。A:对B:错答案:,在进行VHDL程序的时序仿真的时候,不论每组测试数据的持续时间的长短,都能得到正确的结果。A:错B:对答案:错:..,不管采用什么样的FPGA芯片来实现,该系统的最高频率是相同的。A:对B:错答案:,若采用不同的FPGA芯片来实现,该系统的最高频率可能会是不同的。A:错B:对答案:“IFLD='1'THENCOUNT<=D;”是一个计数器控制进程中的一个语句,其中COUNT为保存计数过程中间结果的信号,则该语句的作用是()A:高电平预置数B:低电平预置数C:中电平预置数答案:“U1:LCNT8PORTMAP(CLK=>CLK,LD=>LD1,D=>A,CAO=>CAO1);”,其端口映射方式是()A:位置关联方式B:名字关联方式C:混合关联方式答案:名字关联方式:..算法的硬件实现方案中,相对于迭代结构,流水线结构的优点有()A:控制比较复杂B:控制比较简单C:硬件开销很小D:处理速度非常快答案:控制比较简单;,下述以CASETEMP1开始的选择语句的功能是()A:将10以内的正整数TEMP1进行显示数据选择,并将选择结果赋值给LBCDB:将10以内的正整数TEMP1转换成四位二进制数BCD编码,并赋值给LBCDC:将10以内的正整数TEMP1进行显示驱动译码,并将译码结果赋值给LBCD答案:将10以内的正整数TEMP1转换成四位二进制数BCD编码,()A:串入并出模块(SIPO)B:像素窗口刷新模块(REFRESH)C:数据显示处理模块(DISPLAY)D:数据处理模块(PROCESSOR)E:图像数据(模拟)采集模块(MINPUT)F:帧窗口接收模块(FIFO)答案:串入并出模块(SIPO);像素窗口刷新模块(REFRESH);数据显示处理模:..数据处理模块(PROCESSOR);图像数据(模拟)采集模块(MINPUT);帧窗口接收模块(FIFO),其中求出四个方向的图像梯度数据绝对值的最大值,同时判别最大值出现的方向的模块是()A:串入并出模块(SIPO)B:帧窗口接收模块(FIFO)C:数据处理模块(PROCESSOR)D:像素窗口刷新模块(REFRESH)答案:数据处理模块(PROCESSOR)第五章测试1.“FieldProgrammableGateArray”的中文含义是()A:专用集成电路B:现场可编程门阵列C:电子设计自动化D:复杂可编程逻辑器件答案:。A:错B:对答案:,PLD可分为():..的编程元件B:EPROM的编程元件C:EEPROM的编程元件D:熔丝型开关E:可编程低阻电路元件答案:基于SRAM的编程元件;EPROM的编程元件;EEPROM的编程元件;熔丝型开关;。A:对B:错答案:()A:威尔顿型(Wilton)B:不相交型(disjoint)C:通用型(universal)答案:威尔顿型(Wilton);不相交型(disjoint);通用型(universal),是具有氧-氮-氧介质夹层的反熔丝;M2M反熔丝,是金属-金属反熔丝。A:对B:错答案::碳纳米管交叉开关结构、忆阻器结构。A:错B:对答案:对:..,已经成为FPGA发展的主流趋势。A:对B:错答案:,最大频率,电源电压,最大用户I/O等方面。A:对B:错答案:-DSP的结构基本相同,主要区别就是没有sysDSPBlock。A:错B:对答案:()A:MAX系列B:FLASHlogic系列C:Classic系列D:APEX系列答案:MAX系列;FLASHlogic系列;、APEX系列、ACEX系列和Stratix系列、Cyclone系列、Arria系列。:..A:B:、中档的Arria系列和高档的Stratix系列。A:对B:错答案:、XC7300系列、XC9500系列和CoolRunner系列。A:错B:对答案:-3系列的FPGA,由于其极低廉的成本,能理想地应用于宽带访问、家庭网上工作、显示/投影和数字电视设备中。A:错B:对答案:,称为编程。A:对B:错答案:错:..()A:PS被动串行模式B:PSA被动串行异步模式C:PPA被动并行异步模式D:PPS被动并行同步模式E:JTAG模式F:配置器件配置模式答案:PS